聚焦Scale UP超高速互連硬件實(shí)現(xiàn) 阿里云三篇 SI 領(lǐng)域論文入選DesignCon 2026和IEEE EPEPS 2025

  ICC訊 美國時(shí)間2月25日-26日，國際高速電路設(shè)計(jì)、芯片設(shè)計(jì)與封裝系統(tǒng)集成領(lǐng)域頂會(huì) DesignCon 2026 將在美國加州圣克拉拉盛大召開，阿里云服務(wù)器硬件工程團(tuán)隊(duì)的兩篇論文被大會(huì)接收。同時(shí)，這兩篇論文入圍 DesignCon 2026 最佳論文最終候選名單，這是繼 2022 年和 2023 年連續(xù)入圍后，阿里云相關(guān)論文再次獲此殊榮。此外，在剛剛過去的電子元器件技術(shù)領(lǐng)域頂會(huì) EPEPS 2025 上，阿里云也有一篇論文入選。

  這三篇論文主要聚焦于 PCIe 7.0/8.0 和 224G 以太網(wǎng)等超高速互連場景下的高速信號(hào)完整性（SI）研究，相關(guān)研究成果對(duì)阿里云下一代磐久超節(jié)點(diǎn)服務(wù)器架構(gòu)設(shè)計(jì)，以及板級(jí)多芯片封裝（MCP）技術(shù)的大規(guī)模應(yīng)用具有重要的指導(dǎo)意義。

  會(huì)議背景信息

  DesignCon 是全球電子設(shè)計(jì)領(lǐng)域、特別是高速數(shù)字設(shè)計(jì)（High-Speed Digital Design）方向最頂尖的年度盛會(huì)之一。它被公認(rèn)為高速互連（High-Speed Interconnects）、信號(hào)完整性（Signal Integrity, SI）和芯片/板級(jí)/系統(tǒng)設(shè)計(jì)領(lǐng)域的“風(fēng)向標(biāo)”。核心議題主要包括信號(hào)完整性（SI）、電源完整性（PI）、高頻/高速互連技術(shù)、測(cè)試與測(cè)量、機(jī)器學(xué)習(xí)在硬件設(shè)計(jì)中的應(yīng)用、電磁兼容性（EMC）等。DesignCon 的定位非常獨(dú)特，它介于學(xué)術(shù)會(huì)議和工業(yè)展會(huì)之間，成為連接技術(shù)前沿與產(chǎn)業(yè)應(yīng)用的橋梁。對(duì)于硬件研發(fā)工程師而言，想要解決實(shí)際的信號(hào)干擾、高速傳輸瓶頸或掌握最新設(shè)計(jì)前沿技術(shù)趨勢(shì)，DesignCon 則是全球首選的“武林大會(huì)”。

  DesignCon 2026 入選論文研究背景和成果概要如下:

  Top Side Interconnect Enabling for PCIe 7.0 and Beyond

  研究背景

  在 PCIe 7.0/8.0 和 224G 以太網(wǎng)等超高速接口的應(yīng)用中，優(yōu)化高速互連組件的信號(hào)完整性（SI）性能是確保信號(hào)在高數(shù)據(jù)速率下穩(wěn)定傳輸?shù)年P(guān)鍵。傳統(tǒng)高速互連架構(gòu)中，信號(hào)通常依次經(jīng)過芯片封裝、BGA 或插槽（Socket），再進(jìn)入 PCB 板，最終通過線纜連接到終端設(shè)備。然而，在 AI 加速和多芯片封裝（MCP）等先進(jìn)設(shè)計(jì)中，PCB 上芯片引腳區(qū)域高度密集，同時(shí)為滿足布線層需求和結(jié)構(gòu)強(qiáng)度常采用較厚的 PCB 層疊——這些因素顯著加劇了信號(hào)反射與串?dāng)_，成為限制 SI 性能的主要瓶頸。如果能讓高速信號(hào)繞過 BGA/Socket 和 PCB 走線，直接從封裝基板頂部引出并通過線纜連接至終端設(shè)備，是否就能有效規(guī)避上述問題？

  為突破傳統(tǒng)銅互連通道的物理限制，業(yè)界正積極研發(fā)新型互連方案，其中“共封裝連接器”（Co-Packaged Connector, CPC）和“近封裝連接器”（Near Package Connector, NPC）已成為重點(diǎn)方向。這些技術(shù)旨在數(shù)據(jù)中心和高性能計(jì)算等場景中加速產(chǎn)品落地，并持續(xù)提升系統(tǒng)性能。在 CPC 尚未大規(guī)模商用的過渡階段，NPC 技術(shù)被提出作為關(guān)鍵的中間解決方案。因此，亟需通過仿真分析與實(shí)驗(yàn)室實(shí)測(cè)，提前開展基于 NPC 的高速互連方案研究，掌握其信號(hào)完整性設(shè)計(jì)能力，為阿里云磐久服務(wù)器架構(gòu)的持續(xù)演進(jìn)提供堅(jiān)實(shí)支撐。

  研究成果

  本研究提出了一種新穎的 top side interconnect 架構(gòu)：高速線纜通過 NPC 直接從 interposer 引出，連接至終端設(shè)備，從而使高速信號(hào)完全繞過 BGA/Socket 和 PCB 芯片引腳陣列區(qū)域。該概念驗(yàn)證的實(shí)驗(yàn)結(jié)果表明：

  PCIe 7.0 全鏈路仿真結(jié)果表明，相較于傳統(tǒng) PCIe 架構(gòu)，信號(hào)眼圖張開度顯著提升。較 PCIe 7.0 規(guī)范要求的 0.1 UI 眼寬 Spec，眼寬提升達(dá) 20% 至 30%。

  實(shí)測(cè)數(shù)據(jù)證實(shí)，NPC 方案具備優(yōu)異的串?dāng)_抑制能力，完全滿足 PCIe 7.0 及未來更高版本的規(guī)范要求，為后續(xù) PCIe 迭代演進(jìn)與 224G Ethernet 應(yīng)用提供了可擴(kuò)展的技術(shù)路徑。

  該NPC方案使高速信號(hào)端口采用 top side interconnect，同時(shí)保留低速信號(hào)沿用傳統(tǒng) PCB 布線的能力，形成高速信號(hào)和低速信號(hào)協(xié)同優(yōu)化的混合架構(gòu)，為滿足未來高速互連方案的嚴(yán)苛需求提供了切實(shí)可行的演進(jìn)路徑。

  Breakthroughs in PCB Technology for PCIe 7.0 Interconnects

  研究背景

  隨著 PCIe 7.0 的數(shù)據(jù)速率和Nyquist頻率相比 PCIe 6.0 實(shí)現(xiàn)翻倍，對(duì)信號(hào)反射與串?dāng)_的控制要求也大幅提高，變得空前嚴(yán)苛。在 PCIe 6.0 設(shè)計(jì)中，芯片引腳區(qū)域（pin field）的關(guān)鍵設(shè)計(jì)參數(shù)——如 Via Stub 長度、Via Stack Geometry、Breakout Trace Geometry等——已難以滿足 PCIe 7.0 對(duì)信號(hào)完整性（SI）的更高要求。為應(yīng)對(duì)這一挑戰(zhàn)，必須結(jié)合系統(tǒng)級(jí) SI 設(shè)計(jì)方案，采用增強(qiáng)型 PCB 設(shè)計(jì)規(guī)則與先進(jìn)PCB技術(shù)，對(duì) pin field 區(qū)域的高速信號(hào)路徑進(jìn)行精細(xì)化優(yōu)化。這不僅能有效緩解因布線密集和 PCB 板厚增加所導(dǎo)致的反射與串?dāng)_惡化問題，還能確保服務(wù)器系統(tǒng)在更高數(shù)據(jù)速率下依然實(shí)現(xiàn)穩(wěn)定、可靠的信號(hào)傳輸。與此同時(shí)，PCB 技術(shù)本身也正不斷突破物理與工藝極限，邁向新的性能邊界。為此，我們亟需提前與 PCB 供應(yīng)商在先進(jìn)制程技術(shù)領(lǐng)域開展深度協(xié)同，共同推進(jìn)生態(tài)建設(shè)，在保障性能的同時(shí)實(shí)現(xiàn)成本的最優(yōu)平衡。

  研究成果

  本研究基于 SI 仿真成果，完成了實(shí)際 PCB 的設(shè)計(jì)、制造與測(cè)試驗(yàn)證，充分證實(shí)了為滿足 PCIe 7.0 SI 性能要求，采用先進(jìn) PCB 設(shè)計(jì)的必要性。精心設(shè)計(jì)了 30 組研究案例聚焦于影響信號(hào)完整性的關(guān)鍵因素及其關(guān)聯(lián)的多項(xiàng)復(fù)雜且具挑戰(zhàn)性的 PCB 技術(shù)突破。最終，通過SI性能測(cè)試與加工后 PCB 板的可靠性分析，系統(tǒng)性的完成了測(cè)試數(shù)據(jù)采集、驗(yàn)證與深度解析。實(shí)驗(yàn)結(jié)果表明：

  高速互連通道中 pin field PCB 設(shè)計(jì)可有效抑制高速信號(hào)反射與串?dāng)_，對(duì)實(shí)現(xiàn) PCIe 7.0 SI 性能要求尤為關(guān)鍵。

  通過先進(jìn)的背鉆技術(shù)、高密度細(xì)線蝕刻技術(shù)和高精度對(duì)準(zhǔn)技術(shù)，成功實(shí)現(xiàn)了更短的過孔 stub 長度、過孔堆疊設(shè)計(jì)以及 breakout 出線結(jié)構(gòu)。

  相關(guān)技術(shù)方案不僅適用于 PCIe 7.0 設(shè)計(jì)，更可面向未來演進(jìn)拓展至 PCIe 8.0、224G Ethernet 乃至更高速率的互連組件。伴隨信號(hào)速率持續(xù)攀升，PCB 技術(shù)突破已成為高速互連工程實(shí)踐中的核心支撐。

  如果說 DesignCon 是高速信號(hào)和 PCB 設(shè)計(jì)領(lǐng)域的“武林大會(huì)”，那 EPEPS 則是電子封裝與系統(tǒng)電性能領(lǐng)域的“學(xué)術(shù)殿堂”。